Thư mục

Dành cho Quảng cáo

  • ViOLET trên Facebook
  • Học thế nào
  • Sách điện tử Classbook
  • Xa lộ tin tức

Hỗ trợ kỹ thuật

  • (Hotline:
    - (04) 66 745 632
    - 0982 124 899
    Email: hotro@violet.vn
    )

Thống kê

  • lượt truy cập   (chi tiết)
    trong hôm nay
  • lượt xem
    trong hôm nay
  • thành viên
  • Chào mừng quý vị đến với Thư viện Bài giảng điện tử.

    Quý vị chưa đăng nhập hoặc chưa đăng ký làm thành viên, vì vậy chưa thể tải được các tư liệu của Thư viện về máy tính của mình.
    Nếu đã đăng ký rồi, quý vị có thể đăng nhập ở ngay ô bên phải.

    dien tu so

    (Bài giảng chưa được thẩm định)
    Nguồn: www.slideshare.net
    Người gửi: Nguyễn Bá Tâm
    Ngày gửi: 22h:02' 23-05-2010
    Dung lượng: 2.4 MB
    Số lượt tải: 330
    Số lượt thích: 0 người

    ĐIỆN TỬ SỐ
    Chương 5
    Mạch logic dãy
    Mô hình mạch logic dãy
    Mạch logic dãy (Sequential logic) là mạch logic có tính chất nhớ, có khâu trễ
    Trạng thái tiếp theo của mạch logic dãy phụ thuộc vào giá trị của tập biến kích thích ở lối vào và trạng thái hiện tại của mạch
    Mạch logic dãy thường hoạt động đồng bộ theo sự điều khiển của tín hiệu nhịp clock
    Flip-flop
    Flip-flop là mạch logic có hai trạng thái ổn định (bi-stable), nó có thể thay đổi hoặc giữ nguyên trạng thái tuỳ thuộc vào các tín hiệu kích thích ở các lối vào của nó.
    Các flip-flops có thể được đồng bộ từ một dãy tín hiệu nhịp gọi là clock (theo mức hoặc sườn xung clock)
    Dạng flip flop đơn giản nhất là R-S flip flop - có hai lối vào R (Reset) và S (Set), được mô tả như sau:
    Tổng hợp R-S Flip flop
    Mô tả quan hệ giữa biến ra Q (tiếp theo) với các biến vào S, R và biến ra Q (hiện tại)
    Biến đổi biểu thức và thực hiện R-S flip flop bằng các cổng logic cơ bản
    Tín hiệu đồng bộ Flip flop
    Các Flip flop thường được hoạt kích để nhận thông tin nhờ một tín hiệu đồng bộ gọi là clock
    Tín hiệu clock có thể tích cực:
    theo mức (cao, thấp)
    theo sườn (lên, xuống)
    Flip flop chỉ có thể trao đổi thông tin khi tín hiệu clock tích cực. Khi clock không tích cực thì Flip flop giữ nguyên trạng thái
    Các R-S Flip flop
    Các FF thường được đồng bộ bằng tín hiệu clock
    Dùng FF kiểu Master-Slave để đảm bảo truyền tin cậy
    Flip Flop hoạt kích theo sườn
    J-K Flip flop
    So sánh J-K Flip flop với R-S Flip flop:
    S = J.Q’ và
    R = K.Q
    Có thể tạo J-K FF từ một R-S FF theo sơ đồ sau:
    Tạo J-K Flip flop
    Để đảm bảo truyền tín hiệu tin cậy, thường tạo J-K flip flop từ R-S flip flop kiểu Master-Slave
    Khi đó J-K flip flop được hoạt kích theo sườn
    D Flip flop và T Flip flop
    Theo bảng trạng thái của các FF, có thể tạo DFF và TFF từ J-KFF như sau:
    DFF: D = J = K’
    TFF: T = J = K
    Phân biệt flip-flop hoạt kích theo mức và hoạt kích theo sườn
    Tín hiệu điều khiển trực tiếp ở các flip-flop
    Mỗi flip-flop đều có các tín hiệu:
    Tín hiệu vào, ví dụ J, K
    Tín hiệu đồng bộ clock
    Tín hiệu ra Q
    Ngoài ra, nhiều flip-flop còn có thêm các tín hiệu trực tiếp có tác dụng điều khiển cưỡng bức trạng thái ra của flip-flop. Đó là:
    Clear (CLR), có tác dung điều khiển để Q = 0
    Preset (PR), làm cho Q = 1
    Quan hệ thời gian ở Flip Flop
    “Cửa sổ” thời gian của Flip flop được xác định bởi:
    tsu: thời gian chuẩn bị (Setup) – tín hiệu vào cần phải xác lập ổn định ở một khoảng thời gian ≥ tsu, trước khi có ‘sự kiện’ clock
    th: thời gian duy trì (Hold) – tín hiệu vào cần phải duy trì ổn định thêm một khoảng thời gian ≥ th, sau khi kết thúc ‘sự kiện’ clock
    Đây là một trong những yếu tố hạn chế tần số của mạch logic dãy
    Kích thích cho các flip flop
    Khi thiết kế mạch logic dãy, ta cần phải xác định điều kiện kích thích cho các flip-flop tuỳ theo đáp ứng cần có của chúng.
    Với hai giá trị logic ‘0’ và ‘1’ cho mỗi biến, mỗi flip-flop có thể có một trong bốn đáp ứng là: ‘S0’, ‘S1’, ‘T0’, và ‘T1’
    Bảng dưới đây mô tả các điều kiện kích thích cho các loại flip-flop khác nhau
    Thanh ghi (Storage Register)
    Thanh ghi chứa số liệu (Data Storage Register) được tạo ra bằng cách dùng các D flip-flop nối ‘song song với nhau’
    Có thể dùng thêm các buffer 3-trạng thái để tạo cơ chế đọc (‘Read’) cho các thanh ghi
    Ví dụ: 74273, 74373, 74374 …
    Một số vi mạch thanh ghi
    Thanh ghi dịch (Shift Register)
    Thanh ghi dịch được dùng để:
    Biến đổi mã song song  nối tiếp
    Tạo trễ cho các dãy tín hiệu số
    Phần tử cơ bản của thanh ghi dịch là các D flip flop nối chuỗi ‘nối tiếp’ với nhau
    Các loại thanh ghi dịch
    Các thanh ghi dịch được phân chia thành các loại sau:
    Vào nối tiếp ra nối tiếp (SISO), ví dụ: 4006 (18 nhịp), 4517 (64 nhịp), 4557 (64 nhịp), 4562 (128 nhịp) …
    Vào nối tiếp ra song song (SIPO), ví dụ: 4015 (4 bit), 4094 (8 bit), 74164 (8 bit) …
    Vào song song ra nối tiếp (PISO), ví dụ: 4014, 4021, 74165, 74166... đều là các thanh ghi 8 bit
    Vào song song ra song song (PIPO), ví dụ: 7495, 74195, 74395, 4035 (4 bit), 74323 (8 bit)...
    Thanh ghi dịch vạn năng có thể dịch theo hai chiều, ví dụ 74194, 4194 (4 bit)
    Ví dụ về các thanh ghi dịch
    Thanh ghi dịch PIPO
    Thanh ghi dịch vạn năng
    Hoạt động của thanh ghi dịch
    Bộ đếm – Không đồng bộ
    Đếm không đồng bộ (Ripple Counter): tín hiệu clock cho các flip flop khác nhau lấy từ các nguồn khác nhau, thường là từ lối ra Q của flip flop ở tầng trước
    Mỗi flip flop lật trạng thái khi flip flop ở tầng trước nó chuyển từ ‘1’ sang ‘0’
    Bộ đếm – đồng bộ
    Đếm đồng bộ (Synchronous Counter): tín hiệu clock cho các flip flop được lấy từ một nguồn chung, điều kiện lật của các flip flop được xác định bởi mức logic ở lối vào T
    Flip flop đầu tiên (A) chuyển trạng thái với mỗi nhịp clock, mỗi flip flop phía sau sẽ chuyển trạng thái nếu khi có ‘sự kiện’ clock tất cả các flip flop trước nó đều có mức logic ‘1’
    Bộ đếm cơ số N ≠ 2n
    Bộ đếm đặt trước giá trị
    Bộ đếm thuận nghịch
    Sử dụng bộ đếm
    Với các bộ đếm thuận nghịch đặt trước được giá trị, ta có thể tạo ra bộ đếm có chu kỳ đếm từ N1 đến N2.
    Trong đó, N1 và N2 là các giá trị nguyên bất kỳ
    Locked-out ở mạch logic dãy
    ĐIỆN TỬ SỐ
    Chương 6
    Phân tích, thiết kế
    mạch logic dãy
    Mô hình mạch logic dãy
    Có thể coi mô hình tổng quát nhất của mạch logic dãy gồm: các biến vào, các biến ra và các trạng thái bên trong của mạch.
    Có thể sử dụng mô hình máy trạng thái (Finite State Machine - FSM) để phân tích và tổng hợp mạch logic dãy
    Tại mỗi nhịp clock, mạch logic tổ hợp xác định các biến ra và trạng thái tiếp theo thông qua các biến vào và trạng thái hiện tại
    Các mô hình FSM
    Hai mô hình FSM thông dụng để phân tích và tổng hợp mạch logic dãy là mô hình Moore và mô hình Mealy
    Trình tự thiết kế mạch logic dãy
    Mô tả hoạt động của mạch logic dãy cần thiết kế (biểu đồ trạng thái, biểu đồ thời gian, hoặc các thông tin thích hợp khác)
    Lập bảng chuyển trạng thái (state table)
    Gán giá trị nhị phân cho mỗi trạng thái
    Xác định số flip-flop cần dùng và gán cho mỗi flip-flop một ký hiệu bằng chữ
    Lựa chọn kiểu flip-flop cần dùng
    Từ bảng chuyển trạng thái, xác định kích thích cho mỗi flip-flop và biểu thức của mỗi biến ra
    Lập sơ đồ mạch logic từ các phần tử cơ bản
    Biểu đồ trạng thái
    Có thể mô tả hoạt động của các mạch logic dãy bằng biểu đồ trạng thái (state diagram):
    Vòng tròn mô tả trạng thái của mạch
    Mũi tên trên đó có ghi giá trị của tín hiệu vào dùng để mô tả quá trình chuyển trạng thái

    Ví dụ:

    Ví dụ thiết kế: Tạo xung đơn
    Mạch tạo ở cửa ra một xung đơn có độ rộng cố định mỗi khi có xung bất kỳ ở cửa vào
    Sử dụng mô hình FSM Moore
    Tổng hợp mạch theo mô hình FSM Moore
    Sử dụng mô hình FSM Mealy
    Tổng hợp mạch theo mô hình FSM Mealy
    Ví dụ thiết kế: Bộ đếm
    Bộ đếm thuận nghịch 3 bit

    Mô tả bộ đếm và các trạng thái
    Ví dụ thiết kế: Bộ đếm
    Số Flip-Flop cần dùng là 3
    Giả sử ta chọn sử dụng JK Flip-Flop
    Khi đó, đáp ứng của các Flip-Flop được mô tả như sau:
    Xác định điều kiện kích thích
    cho các Flip-Flop
    Để xác định điều kiện kích thích cho các Flip-Flop tuỳ theo đáp ứng cần có ta sử dụng bảng sau:
    Với JK Flip-Flop, điều kiện kích thích tương ứng là:
    S0: J = 0 và K = x S1: J = x và K = 0
    T0: J = x và K = 1 T1: J = 1 và K = x
    Ví dụ thiết kế: Bộ đếm
    Xác định điều kiện vào (J, K) cho các Flip-Flop:
    Ví dụ thiết kế: Bộ đếm
    Tổng hợp bộ đếm từ các JK Flip-Flop
    Điều kiện kích thích vào cho các JK Flip-Flop thoả mãn các biểu thức logic ở trên
    Kiểm tra hoạt động của bộ đếm
    Cho I = 1, kiểm tra các trạng thái

    Cho I = 0, tiếp tục kiểm tra các trạng thái

    Thiết kế bộ đếm với các T Flip-Flop hoặc D Flip-Flop
    ĐIỆN TỬ SỐ
    Chương 8
    Mạch biến đổi tín hiệu
    Biến đổi tín hiệu trong hệ thống
    Trong các hệ thống xử lý thông tin hiện đại, ví dụ các hệ thống đo lường - điều khiển công nghiệp, việc áp dụng kỹ thuật xử lý tín hiệu số ngày càng trở nên phổ biến
    Tín hiệu cần phải được biểu diễn ở dạng số để phù hợp với trào lưu này
    Chức năng của ADC và DAC
    ADC (Analog – Digital Converter) biến đổi một tín hiệu vào analog thành tín hiệu ra digital
    DAC (Digital – Analog Converter) biến đổi một tín hiệu vào digital thành tín hiệu ra analog
    Tín hiệu digital ở ADC và DAC là mã nhị phân, còn tín hiệu analog là điện áp hoặc dòng điện
    Đặc tính của ADC và DAC
    Để có đặc tính truyền đạt vào-ra lý tưởng, bộ biến đổi cần phải có độ phân giải vô cùng lớn.
    Độ phân giải của bộ biến đổi tín hiệu được thể hiện thông qua số bit dùng để mã hoá tín hiệu analog.
    Với ADC/DAC sử dụng n bit, độ phân giải của nó là 2n. Tức là, tín hiệu analog có thể nhận một trong 2n giá trị khác nhau. Mỗi một giá trị rời rạc đó được gọi là một mức lượng tử
    Mỗi một giá trị mã số tương ứng với một khoảng giá trị của tín hiệu analog, chứ không phải chỉ một giá trị cụ thể.
    Đặc tính vào-ra thực tế của ADC/DAC có dạng bậc thang. Số bậc của đường đặc tính này tuỳ thuộc vào số bit của mã số, nó cho biết độ phân ly cũng như độ chính xác của ADC/DAC
    Khoảng giá trị của một mức lượng tử
    ΔV = VFS/2n
    Ví dụ về biến đổi ADC
    Ví dụ: với ADC 3-bit, có thể có 8 tổ hợp mã khác nhau ở cửa ra tương ứng với tám mức giá trị lượng tử của tín hiệu vào analog.
    Tronh ví dụ này, nếu điện áp vào là 5.5V và điện áp chuẩn so sánh là 8V, thì mã nhị phân ở lối ra sẽ là 101.
    Bước lượng tử trong trường hợp này là VREF/8 = 1V, ADC càng nhiều bit có bước lượng tử càng nhỏ và do vậy có khả năng phân ly và độ chính xác cao hơn.
    Bước lượng tử của ADC
    Bước lượng tử của ADC (bằng độ lớn của 1 LSB) phụ thuộc vào số bit của ADC và độ lớn của điện áp chuẩn so sánh VREF
    Sai số lượng tử của ADC
    Độ lớn của sai số lượng tử có thể thay đổi từ 0 đến 1 LSB

    Sai số tương đối do việc lượng tử hoá là 1/2n, trong đó n là số bit của bộ biến đổi
    Giảm sai số lượng tử
    Có thể giảm độ lớn của sai số lượng tử bằng cách cộng thêm một lượng offset bằng ½ LSB khi biến đổi
    Các sai số khác
    Sai số offset (sai lệch zero, cộng tính)
    Sai số khuếch đại (nhân tính)

    Sai số tuyến tính (tính phi tuyến) của đặc tính truyền đạt
    Biến đổi DAC
    DAC biến đổi mã nhị phân ở lối vào thành tín hiệu analog ở cửa ra
    VOUT = N×VREF/2m ,
    m là số bit của mã nhị phân ở lối vào
    Các phương pháp biến đổi
    Mạch phân áp
    Lưới điện trở có trọng số
    Lưới điện trở R-2R
    DAC dùng mạch phân áp
    Điện áp chuẩn so sánh VREF được chia thành 2n mức nhờ bộ phân áp gồm 2n điện trở.
    Tuỳ theo giá trị của mã nhị phân ở lối vào mà có một mức điện áp tương ứng được chọn đưa tới cửa ra
    (VOUT = N×VREF/2n).
    Trở kháng vào của mạch đệm (Op-Amp) cần phải rất lớn.
    Đặc điểm:
    Sử dụng rất nhiều điện trở và switch (≥2n)
    Sai số do offset của Op-Amp
    Trễ do có nhiều switch nối tiếp
    DAC dùng điện trở có trọng số
    Điện áp ra VOUT:
    Bit cao nhất (MSB): VOUT(bn-1) = -VREF/2 × bn-1
    Bit tiếp theo: VOUT(bn-2) = -VREF/4 × bn-2 …
    Bit thấp nhất (LSB): VOUT(b0) = -VREF/2n × b0
    VOUT = - VREF/2n× (bn-1×2n-1 + bn-2×2n-2 +…+ b0×20) = - N×VREF/2n
    Đặc điểm:
    Sử dụng ít điện trở (n điện trở cho DAC n bit)
    Trị số các điện trở rất khác nhau


    DAC dùng lưới điện trở R-2R
    Điện áp sau mỗi mắt lưới điện trở giảm còn ½
    Điện áp ra của toàn mạch:
    VOUT = - VREF/2n× (bn-1×2n-1 + bn-2×2n-2 +…+ b0×20) = - N×VREF/2n
    Đặc điểm:
    Số điện trở sử dụng không nhiều (2×n điện trở cho DAC n bit)
    Trị số các điện trở gần nhau R và 2R
    Đặc điểm chung của DAC
    Tốc độ: thời gian thực hiện phép biến đổi DAC rất ngắn, phụ thuộc thời gian truyền của các phần tử mạch
    Độ chính xác: thể hiện qua số bit mã nhị phân
    Có tín hiệu LE khi cần ghép nối với BUS
    Yêu cầu đối với mạch khuếch đại OpAmp:
    Điện áp sai lệch cửa vào VIO phải nhỏ
    Dòng phân cực lối vào IB phải nhỏ
    Dải điện áp ra của OpAmp phải lớn hơn hoặc bằng dải thay đổi đến đầy thang của điện áp ra DAC
    Tốc độ (dải thông, Slew Rate) của OpAmp phải đủ lớn để đảm bảo tốc độ biến đổi của DAC
    D/A Dynamic conversion parameters
    Conversion time
    Latency time
    Settling time
    Hysteresis
    Glitches
    Biến đổi ADC
    ADC biến đổi tín hiệu analog ở lối vào thành mã nhị phân ở cửa ra
    N = VIN×2m/VREF,
    m là số bit của mã nhị phân ở lối vào
    Các phương pháp biến đổi:
    Biến đổi trực tiếp (Flash ADC)
    SAR (Xấp xỉ dần)
    Tích phân và đếm xung
    Flash ADC
    Sử dụng 2n điện trở và 2n comparator để biến đổi
    Tín hiệu ra từ các comparator được mã hoá bằng một Priority ENCODER
    Đặc điểm:
    Tốc độ cao
    Mạch phức tạp gồm quá nhiều phần tử
    ADC biến đổi xấp xỉ dần
    Đầu tiên SAR đưa ra N=100…0 và VDAC=VREF/2
    Nếu VDACNếu VDAC≥VIN → N=010…0 và VDAC=VREF×1/4
    Quá trình tiếp diễn theo cách đó đến khi hết n bit
    Đặc điểm:
    Mạch không phức tạp lắm
    Tốc độ vừa phải (n lần so sánh cho n bit)
    ADC tích phân
    Trên đây là một kiểu ADC tích phân (tích phân hai sườn dốc – dual slope)
    Điện áp vào VIN được tích phân trong thời gian Tn cố định. Sau thời gian này VC= VIN × Tn = VIN × 2n.Tclock
    Điện áp VREF được tích phân trong thời gian Tp. Sau thời gian này tụ phóng hết. Do vậy, Tp = VIN × 2n.Tclock /VREF
    Số đếm được trong thời gian này là N= Tp /Tclock = 2n × VIN/VREF
    Đặc điểm:
    Mạch đơn giản
    Tốc độ rất thấp (cỡ 2 × 2n.Tclock cho một phép biến đổi n bit)
    Đặc điểm chung của ADC
    Độ chính xác
    Phụ thuộc vào các phần tử mạch
    Thể hiện qua số bit
    Tốc độ
    ADC cần qua trình so sánh nên thường chậm hơn nhiều so với DAC
    Các tín hiệu
    Khởi động ADC: START
    Báo kết thúc phép biến đổi: EOC
    Điều khiển ba trạng thái khi ghép nối với BUS: OE
    ĐIỆN TỬ SỐ
    Chương 7
    Bộ nhớ bán dẫn
    Phân loại và đánh giá
    Các chỉ tiêu đánh giá:
    1. Mật độ (số bits/μm2) và Dung lượng (tổng số bit)
    2. Tốc độ (thời gian đọc/viết)
    3. Công suất tiêu thụ
    Các tín hiệu của bộ nhớ
    Address: Xác định địa chỉ của ô nhớ cần trao đổi
    Data: Nội dung thông tin cần trao đổi với ô nhớ được chọn
    Chip Enable: Cho phép (chọn) chip nhớ
    Write Enable: Cho phép viết vào ô nhớ được chọn
    Output Enable (Read): Đọc nội dung ô nhớ được chọn
    Tốc độ của bộ nhớ
    Tốc độ hoạt động của bộ nhớ được đánh giá thông qua thời gian truy nhập (access time), bao gồm:
    Read access
    Write access
    Tổ chức bộ nhớ
    Tổ chức bộ nhớ
    Xác định khối nhớ được chọn
    Đọc/viết bộ nhớ
    Các bit địa chỉ chia làm hai nhóm (hàng và cột)
    Các chân data có thể trao đổi hai chiều
    Các tín hiệu Chip Enable, Write Enable và Output Enable điều khiển việc trao đổi dữ liệu
    Phần tử nhớ
    Phần tử nhớ là đơn vị lưu giữ thông tin cơ bản trong các chip nhớ
    Các tên gọi:
    Memory Cell
    Storage Cell
    Bit Cell
    Word Line: đường chọn ô nhớ được giải mã từ các bit địa chỉ
    Bit Line: nội dung thông tin trao đổi của từng bit trong mỗi ô nhớ
    Bộ nhớ chỉ đọc - ROM
    Bộ nhớ ROM (Read Only Memory): nội dung không thay đổi ngay cả khi cắt nguồn cung cấp. Bộ nhớ ROM gồm các loại sau:
    MROM (Mask ROM): nội dung được nạp trong quá trình chế tạo
    PROM (Programmable ROM): nội dung được viết một lần, sử dụng cầu chì
    EPROM (Erasable PROM): nội dung có thể viét/xoá được nhiều lần, sử dụng tia cực tím
    EEPROM (Electrically EPROM): viết/xoá nhiều lần. Xoá bằng điện.
    Flash ROM: EEPROM nhưng có tốc độ đọc/viết và mật độ lớn hơn nhiều
    Phần tử nhớ ROM
    Bộ nhớ ROM sử dụng Diode hoặc Transistor (BJT/MOS) làm đơn vị nhớ cơ bản
    Có các kiểu phần tử nhớ:
    Cầu nối (E)EPROM
    Phần tử nhớ PROM, EPROM, và EEPROM
    Bộ nhớ MOS ROM 1
    Bộ nhớ MOS ROM 2
    Bộ nhớ đọc/viết - RAM
    Bộ nhớ RAM (Read - Write Memorie) gồm:
    STATIC RAM (SRAM)
    Dữ liệu được lưu giữ vĩnh viễn một khi còn có nguồn cung cấp duy trì
    Kích thước lớn (6 transistors/cell)
    Tốc độ cao
    Cấu trúc vi sai (Differential)
    DYNAMIC RAM (DRAM)
    Cần có chu kỳ ‘làm tươi’ nội dung phần tử nhớ
    Kích thước nhỏ (1-3 transistors/cell)
    Tốc độ thấp
    Cấu trúc đơn (Single Ended)
    Phần tử nhớ SRAM
    Phần tử nhớ SRAM dùng tải điện trở
    Tiêu thụ công suất ở trạng thái tĩnh, cần RL lớn
    Phần tử nhớ SRAM
    Phần tử nhớ RAM tĩnh dùng 6 transistor:
    Quá trình viết SRAM
    Quá trình đọc SRAM
    Phần tử nhớ DRAM – 3 transistor
    Write: Giá trị bit từ BL1 được nạp lên tụ CS
    Read: Nội dung nhớ từ tụ CS được đưa lên BL2
    Phần tử nhớ DRAM – 1 transistor
    Write: CS được nạp bởi WL và BL.
    Read: Phân bố lại điện tích giữa tụ chứa CS và tụ điện đường dây bit CBL
    So sánh các bộ nhớ
    Sử dụng bộ nhớ
    ĐIỆN TỬ SỐ
    Chương 9
    Mạch tạo xung
    Xung và các tính chất cơ bản
    Xung điện: tín hiệu điện có thời gian tồn tại xác lập ngắn (cỡ thời gian quá độ của mạch)
    Các đặc trưng cơ bản của tín hiệu xung
    Digital:
    Mức (cao, thấp)
    Sườn (lên, xuống)
    Analog:
    Biên độ
    Độ rộng
    Chu kỳ
    Độ lấp đầy (Duty Cycle)
    Mạch tạo xung
    Các xung điện được tạo ra từ những mạch điện tử có hai trạng thái xác lập ứng với hai mức cao (H) và thấp (L) của điện áp ra
    Các mạch điện tử như vậy có thể được chia thành các nhóm như sau:
    Mạch tự dao động, cả hai trạng thái đều không ổn định (Astable). Mạch tự chuyển từ trạng thái này sang trạng thái khác.
    Mạch đợi, có một trạng thái ổn định (Monostable). Khi có kích thích mạch chuyển sang trạng thái không ổn định sau đó tự động trở về trạng thái ổn định ban đầu. Với một xung kích thích ở cửa vào mạch tạo một xung đơn ở cửa ra (One-shot).
    Mạch trigger, cả hai trạng thái đều ổn định (Bistable). Mạch có thể chuyển từ trạng thái này sang trạng thái khác tuỳ thuộc vào tín hiệu kích thích từ bên ngoài. Loại mạch này còn được gọi là mạch Flip-Flop
    Tạo xung bằng cổng NOT
    Khởi đầu VC=0V, VOUT=VOH≈5V
    Quá trình nạp tụ C: VC(t) = A+B×e-t/R×C
    A = VOH, B = VT- - VOH
    Kết thúc ở t1, với: VOH+(VT- - VOH)×e-t1/R×C = VT+
    Quá trình phóng tụ C: VC(t) = A+B×e-t/R×C
    A=VOL, B = VT+ - VOL
    Kết thúc ở t2, với: VOL+(VT+ - VOL)×e-t2/R×C = VT-
    Mạch One-shot dùng cổng NOT
    Trạng thái ổn định: VOUT = VOL
    Khi có kích thích vào: VC = VOL, VOUT = VOH
    Sau đó: VC = A + B×e-t/RC
    Với A = VCC, B = VOL - VCC
    Kết thúc ở tx, với VCC + (VOL - VCC)×e-tx/RC = VT+
    Tạo xung nhờ hiệu ứng trễ
    Vi mạch logic tạo xung 74xx123
    Vi mạch TIMER 555
    Mạch định thời chính xác:
    Thời gian xung, tần số xung được điều chỉnh bằng điện trở/tụ điện ở mạch ngoài.
    Cung cấp từ nguồn DC 5V÷15V, khi nguồn cung cấp là 5V thì mức điện áp ra tương thích TTL
    Mạch có thể sink/source dòng điện cỡ 200mA
    One-shot dùng 555
    Điện áp chân 2 được duy trì ở mức V2>VCC/3
    Mạch ổn định ở trạng thái có VOUT = 0V
    Khi có kích thích làm cho V2Mạch tự trở về trạng thái ổn định sau khoảng thời gian tx=1,1RC
    One-shot dùng 555
    VC = VCC(1 – e-t/RC)
    Tại tx: VCC(1 – e-tx/RC) = VCC×2/3
    e-tx/RC = 1/3 → tx = RC×ln3 = 1,1×RC
    Mạch tự dao động dùng 555
    Trạng thái VOUT=0V, tụ C được nạp với hằng số thời gian Tn=(RA+RB)C, đến mức VC=VCC×2/3
    Mạch chuyển sang trạng thái VOUT=VCC, tụ C phóng với hằng số thời gian Tp=RBC, đến mức VC=VCC×1/3 thì trở về trạng thái trước
    Tần số dao động: f=1,44/[(RA+2RB)C]
    Mạch tự dao động dùng 555
    VOUT = VCC: VC = A + B×e-t/Tn = VCC – e-t/Tn×VCC×2/3
    Với A = VC(∞) = VCC, B = VCC/3 – VCC = – VCC×2/3
    VCC×2/3 = VCC - e-t1/Tn×VCC×2/3 → t1 = Tn×ln2 ≈ 0,695×(RA+RB)C
    VOUT = 0V: VC = A + B×e-t/Tp =e-t/Tp×VCC×2/3
    Với A = VC(∞) = 0V, B = VCC×2/3
    VCC/3 = e-t2/Tp×VCC×2/3 → t2 = Tp×ln2 ≈ 0,695×RBC
    Mạch điều chế độ rộng xung PWM – Pulse Width Modulation
    Điện áp điều chế được đưa tới chân 5 của timer
    Xung nhịp (carrier) có tần số f đưa tới chân 2 (trigger)
    Độ rộng của xung tạo ra phụ thuộc vào điện áp điều chế
    Phase Locked Loop - PLL
    Sử dụng của PLL
    Tần số của tín hiệu ra:
    fO = fS
    Tổng hợp tần số
    489791

    Mời Các thầy, cô vào http://Violet.vn/khoi333/HỌC TẬP TẤM GƯƠNG ĐẠO ĐỨC HỒ CHÍ MINH để xem

    No_avatar
    thầy có thể nói rõ hơn về mạch ĐACùnngg lưới điện trở R-2R ko ạ?nguyên lý của nó rồi ưu-khuyết điểm nữa ạ?em cảm ơn trước
    No_avatar

    thay oi thay co bt va bai giai ve flip flop ko thay,thay co thay cho em xin de mo mang them ve bt nhe thay

     

     
     
     
    Gửi ý kiến
    print