Trường Cao đẳng Điện tử Điện lạnh HN
Tên học phần : Kỹ Thuật số
Số đơn vị học trình : 4
Lý thuyết : 60 Tiết
Giáo viên : Nguyễn Phương Anh
Nội dung
Tài liệu tham khảo
"Lý thuyết mạch logic và kỹ thuật số"
Nguyễn Xuân Quỳnh, NXB Đại học
2. "Kỹ thuật số tập I, II"
Nguyễn Văn Tiêu, NXB Đại học
3. "Kỹ thuật số"
Nguyễn Thúy Vân, NXB Khoa học & Kỹ thuật, 1995
4. "Kỹ thuật số "
"Nguyễn Phú Tiến"NXB Giáo dục
Tiêu chuẩn đánh giá sinh viên
- Điểm chuyên cần 10%
- Điểm thi giữa học phần 30 %
- Điểm thi cuối học phần 60%
Chương 1 : giới thiệu chung về kỹ thuật số và Đại số logic
1.1 Các hệ thống tương tự và hệ thống số
1.1.1. Các đại lượng tương tự và số
a. Tín hiệu tương tự
Là tín hiệu liên tục theo giá trị và theo thời gian
N/xét:
Đồ thị biểu diễn độ lớn của t/hiệu theo t/gian là 1 đường liền
Là tín hiệu liên tục theo độ lớn, do nó nhận tất cả các giá trị trong phạm vi nào đó
b. Tín hiệu số
Là tín hiệu rời rạc theo thời gian và theo độ lớn
N/xét :
Tín hiệu số chỉ nhận xuất hiện tại
các thời điểm nhất định và tại các
thời điểm xuất hiện tín hiêu số lại chỉ
nhận các giá trị nhất định
M?c Logic (Logic Level)
Hệ thống số nhị phân chỉ có 2 số: 0 và 1
Trong mạch số có 2 mức điện áp đại diện cho 2 giá trị 0 và 1
1: Mức điện áp cao (High)
0: Mức điện áp thấp (Low)
HIGH=1
Uncertain
LOW=0
5.0 Volts
2.0 Volts
0.8 Volts
0.0 Volts
VH(max)
VH(min)
VL(max)
VL(min)
- Các tín hiệu số có dạng sóng có chu kỳ hoặc không có chu kỳ
1
0
1
0
tW
TW
TW
TW
- Giản đồ định thì (Timing Diagram)
Trong nhiều hệ thống số, các tín hiệu số còn được đồng bộ hoá theo 1 dạng sóng định thì cơ bản gọi là xung nhịp (Clock)
Clock
1
0
Bit Time
1
0
1
0
1
0
1
0
1
0
1.1.2. Các hệ thống tương tự và hệ thống số
a. Hệ thống tương tự
Là hệ thống mà các thiết bị trong hệ thống đó
xử lý tín hiệu tương tự
b. Hệ thống số
Là hệ thống mà các thiết bị trong hệ thống đó
xử lý tín hiệu số
c. Ưu nhược điểm của Kỹ thuật số
Dễ thiết kế
Lưu trữ dễ dàng
Chính xác, tin cậy
* Ưu điểm
Các thao tác có thể lập tình
Chịu ít nhiễu hơn
Khả năng tổ hợp cao
* Nhược điểm
Đa số các tín hiệu cần xử lý là tín hiệu tương tự
Để ứng dụng KTS ? Có bộ chuyển đổi từ tín
hiệu tương tự sang tín hiệu số

Chuyển đổi ADC
Xử lý tín hiệu số
Chuyển đổi DAC
T/hiệu tương tự
T/hiệu tương tự
1.2. Các hệ thống đếm và mã
1.2.1. Các hệ thống đếm
a. Đếm không theo vị trí
Là hệ thống đếm mà giá trị của các chữ số trong 1 số không phụ thuộc vào vị trí
VD: Chữ số la mã.
I ; II; III; IV; V; VI; VII..
b. Đếm theo vị trí
Là hệ thống đếm mà giá trị của các chữ số trong 1 số phụ thuộc vào vị trí của chúng trong số đó
VD: Số thập phân
1 2 3 4
Hàng nghìn
Hàng trăm
Hàng chục
Hàng đơn vị
Một số khái niệm
- Cơ số (r- radix): Số lượng ký tự chữ số sử dụng để biểu diễn trong hệ thống số đếm
- Trọng số (Weight): Đại lượng biểu diễn cho vị trí của 1 con số trong chuỗi số.
- Giá trị của 1 số: Tính bằng tổng theo trọng số
Giá trị = Tổng (Ký số x Trọng số )
a. Số thập phân (Decimal): Cơ số r = 10
Kết quả =
4000+1000+0+70+3+0.6+0.02+0+0.0005
= 41073.6205
b. Số nhị phân (Binary): Cơ số r = 2
Kết quả =
16+8+0+2+1+0.5+0+0.125+0.0625
= 27.6875
c. Số thập lục (Hecxa - Decimal): Cơ số r = 16
Kết quả =
12288+3072+112+10+0.375+0.0546675+0.000076293
= 15462.42976
1.2.2. Chuyển đổi giữa các hệ đếm
Quy tắc
Muốn chuyển đổi phần nguyên của số A sang cơ số bất kỳ R, ta chỉ việc chia lần lượt giá trị của A cho R. Các số dư nhận được trong các lần chia là các chữ số A khi biểu diễn trong hệ cơ số R, tính từ chữ số có trọng số thấp nhất
a. Xét biến đổi phần nguyên
Lưu ý : Khi không viết cơ số bên cạnh ? mặc định hiểu số đó biểu diễn hệ thập phân
VD: Chuyển đổi số (345) 8 sang cơ số 9 ?
(345) 8 = ( ?) 9
229
9
25
4
9
2
7
9
0
2
274
(345) 8 = ( 274) 9
Đây là giá trị
Của (345)8
ở hệ 10
VD: Chuyển đổi số 11 sang hệ nhị phân ?
11 = ( ?) 2
11
2
5
1
2
2
1
2
1
0
1011
11 = ( 1011) 2
2
0
1
VD: Chuyển đổi số 700 sang hệ thập lục(Hecxa) ?
700 = ( ?) 16
700
16
43
12
16
2
11
16
0
2
2BC
700 = ( 2BC) 16
Quy tắc
Muốn chuyển đổi phần phân của số A sang cơ số bất kỳ R, ta chỉ việc nhân lần lượt giá trị phần phân của A cho R. Các phần nguyên nhận được trong các lần nhân là các chữ số A trong phần phân khi nó biểu diễn trong hệ cơ số R, tính từ chữ số có trọng số cao nhất
a. Xét biến đổi phần phân
Lưu ý: Trong các lần nhân, nếu không xuất hiện phần nguyên thì coi như phần nguyên tương ứng bằng 0. Còn nếu trong lần nhân nào đó xuất hiện phần nhân khác 0, thì trước khi nhân phảI bỏ phần nguyên này đi
VD: (0,0001) 2 = (?) 8
Đây là giá trị của
(0,0001)
0,0625 x 8 = 0.5
Phần phân = 0
Phần phân = 0.5
0.5 x 8 = 4.0
Phần nguyên = 4
Phần nguyên = 0
Vậy (0.0001)2 = (0.04)8
1.2.3. Số nhị phân
Các tính chất của số nhị phân
Số nhị phân n bít có 2n giá trị từ 0 đến 2n-1
Số nhị phân có giá trị 2n được biểu diễn 10.0 (n bit 0) và giá trị 2n-1 là số 1..1 (n bit 1)
Bit có trọng số nhỏ nhất là LSB (Least Singificant Bit) và bit có trọng số lớn nhất MSB (Most Singificant Bit)
Số nhị phân có giá trị lẻ là số có LSB =1,
Ngược lại giá trị chẵn là số có LSB =0
Các tính chất của số nhị phân
Các bội số của bit
1B (Byte) = 8bit 1MB = 210KB = 220B
1KB = 210B = 1024B 1GB = 210MB
* Các phép tính với số nhị phân
a. Phép cộng
0
0
0
0
0
1
1
1
1
1
1
0
1
b. Phép trừ
0
0
0
0
0
1
1
1
1
1
1
0
1
c. Phép nhân
0
0
0
0
0
1
1
1
1
0
0
1
d. Phép chia
0
1
1
0
1
1
1.2.5. Mã hóa
Mã hóa là gán một ký hiệu cho một đối tượng để thuân tiện cho việc thực hiện một yêu cầu cụ thể nào đó
Nhóm ký hiệu sau khi mã hóa gọi là các mã.
? Mã BCD 8421 (Binary - Coded Decimal)
Mã BCD dùng số nhị phân 4 bít có giá trị tương đương thay thế cho từng số hạng trong số thập phân
VD: Số 625 10 có mã BCD là 0110 0010 0101
? Mã Gray
Mã Gray là mã hai số liên tiếp chỉ khác nhau 1 phân tử nhị phân (1 bít)
? Mã ASCII
? Mã Parity để phát hiện lỗi
? Mã LED 7 đoạn
? Mã dư 3
Mã dư 3 được tạo thành bằng cách cộng thêm 3 đơn vị vào mã BCD 8421
Đổi Binary sang mã Gray
Ch? s? d?u tiên c?a mã Gray gi?ng ch? s? d?u tiên c?a mã nh? phân.
- C?ng không nh? t?ng c?p bit li?n k? ta s? thu du?c ch? s? ti?p theo trong mã Gray.
Mã Gray
VD.(1100)binary = Mã Gray???????
Bu?c 1 Ch? s? d?u tiên c?a mã Gray gi?ng ch? s? d?u tiên c?a mã nh? phân.
1 1 0 0 binary
1 Gray
Bu?c 2 C?ng không nh? hai bit d?u tiên c?a s? nh? phân. K?t qu? thu du?c là s? Gray ti?p theo.
1 1 0 0 binary
1 0 Gray
Bu?c 3 C?ng hai bit k? ti?p c?a s? nh? phân ta nh?n du?c ch? s? Gray ti?p theo.
1 1 0 0 binary
1 0 1 Gray
Bu?c 4 C?ng hai bit cu?i cùng c?a s? nh? phân ta nh?n du?c bit cu?i cùng c?a mã Gray
1 1 0 0 binary
1 0 1 0 Gray
Chuy?n d?i t? mã Gray sang mã nh? phân:
- S? d?ng phuong pháp tuong t? trên, tuy nhiên có m?t s? khác bi?t.
Ex.(1010)Gray = binary ..
Bu?c 1 Ch? s? d?u tiên c?a mã Gray gi?ng ch? s? d?u tiên c?a mã nh? phân.
1 0 1 0 Gray
1 binary
Bu?c 2 C?ng theo du?ng chéo nhu ? du?i d? nh?n du?c t? mã nh? phân ti?p theo
1 0 1 0 Gray
1 1 binary
Bu?c 3 Ti?p t?c c?ng theo du?ng chéo d? nh?n du?c các t? mã nh? phân ti?p theo
1 0 1 0 Gray
1 1 0 binary

1 0 1 0 Gray
1 1 0 0 binary
Mã LED 7 đoạn
a
b
d
c
e
f
g
1.3 Đại số logic (Boole)
1.3.1. Cấu trúc đại số BOOLE
Đại số BOOLE là cấu trúc đại số được định nghĩa trên 1 tập phần tử nhị phân B ={0, 1} và các phép toán nhị phân: AND; OR; NOT
1.3.2. Các tiên đề
a. Phần tử đồng nhất
Với phép toán OR, phần tử đồng nhất là 0
x + 0 = 0 + x = x
Với phép toán AND, phần tử đồng nhất là 1
x.1 = 1.x = x
b. Tính giao hoán
x + y = y + x
x . y = y. x
1.3.2. Các tiên đề
c. Tính phân bố
x + (y . z) = (x + y) . (x + z)
x . (y + z) = x . y + x. z
d. Phần tử bù
1.3.3. Các định lý cơ bản
a. Định lý 1:
b. Định lý 2:
x + x = x
x . x = x
c. Định lý 3:
x + 1 = 1
x . 0 = 0
d. Định lý 4 (ĐL hấp thu):
x + x . y = x
x. (x + y) = x
e. Định lý 5 (ĐL kết hợp):
x + (y + z) =(x + y) + z
x. (y . z) = ( x . y) . z
f. Định lý 6 (ĐL DeMorgan):
Một số CT thường dùng
1.3 Đại số logic (Boole)
1.3.2. Hàm BOOLE
Hàm BOOLE là 1 biểu thức được tạo bởi các
biến nhị phân và các phép toán nhị phân NOT,
AND, OR. Với các giá trị cho trước của các biến,
hàm BOOLE sẽ có giá trị là 0 hoặc 1
Hàm F = 1 nếu: x = y = 1 (bất chấp z)
hoặc x = y = 0, z = 1
Ngược lại: F = 0
Ta có thể biểu diễn hàm BOOLE bằng bảng giá trị
1.3.3 Các định luật cơ bản của đại số logic
a. Hàm OR
b. Hàm AND
c. Hàm NOT
d. Hàm EX-OR
1.3.4. Các phương pháp biểu diễn hàm logic
a. Phương pháp dùng bảng giá trị
Là bảng liệt kê tổ hợp các giá trị của biến số
(đầu vào ) và các giá trị tương ứng của hàm (đầu ra)
b. Phương pháp đại số
Đ/ lý: Một hàm n biến bất kỳ F(X) =F(X1.Xi.Xn) có thể biểu diễn ở dạng CTT (Chuẩn Tắc Tuyển) hoặc CTH (Chuẩn Tắc Hội)
Dạng CTT: Là tổng của nhiều thành phần, mỗi
th/phần là tích gồm đầy đủ các biến

Dạng CTH: Là tích của nhiều th/phần, mỗi
th/phần là tổng gồm đầy đủ các biến
Cách viết Hàm số dưới dạng CTT
Chỉ quan tâm đến tổ hợp biến mà hàm có giá trị
= 1. Số lần hàm = 1 sẽ chính là số tích của biểu thức
Trong mỗi tích, các biến có g/ trị = 1 được giữ nguyên, các biến có g/trị = 0 lấy phủ định.

Hàm F bằng tổng của các tích đó
Ký hiệu
Cách viết Hàm số dưới dạng CTH
Chỉ quan tâm đến tổ hợp biến mà hàm có giá trị
= 0. Số lần hàm = 0 sẽ chính là số tích của biểu thức
Trong mỗi tổng, các biến có g/ trị = 0 được giữ nguyên, các biến có g/trị = 1 lấy phủ định.

Hàm F bằng tích của các tổng đó
Ký hiệu
Trường hợp tuỳ định (Don`t care)
Hàm BOOLE có thể không được định nghĩa
cho hết tất cả các tổ hợp các biến phụ thuộc.
Khi đó tại các tổ hợp không sử dụng này, hàm
BOOLE sẽ nhận giá trị tuỳ định, nghĩa là hàm
BOOLE có thể nhận giá trị 0 hoặc 1
Ký hiệu: d (Đối với CTT)
D (Đối với CTH)
Ví
dụ
Ta có thể biểu diễn hàm BOOLE theo dạng chính tắc:
F(A,B,C) = (2,3,5) + d(0,7)
VD: F = (1,2,4,7) với d = 0,5,6
Trong đó: 1,2,4,7 là giá trị thập phân của các tổ hợp biến mà tại đó hàm nhận g/trị = 1
0,5,6 là các giá trị thập phân của tổ hợp biến mà tại đó giá trị hàm không xác định
Dạng CTT:
H/số F(X) = 1 tại các tổ
Hợp giá trị biến tương ứng
Với giá trị thập phân là
1,2,4,7
VD: F = (0,3,5,6) với D= 1,2
Trong đó: 0,3,5,6 là giá trị thập phân của các tổ hợp biến mà tại đó hàm nhận g/trị = 0
1,2 là các giá trị thập phân của tổ hợp biến mà tại đó giá trị hàm không xác định
Dạng CTH:
H/số F(X) = 0 tại các tổ
Hợp giá trị biến tương ứng với giá trị thập phân là 0, 3, 5 6
Ví dụ1 : F(x,y,z) = xy + z
Ta có thể chuyển về dạng CTT
Ví dụ 2:
Ta có thể chuyển về dạng CTT
c. Biểu diễn bảng Karnaugh (cácnô)
Đặt g/trị 1 vào các ô tương ứng tại đó hàm = 1 . Đặt
ký hiệu x vào các ô tại đó hàm không xác định. Các
ô còn lại đặt giá trị 0 hoặc bỏ trống.
Hai ô được gọi là kề nhau khi tổ hợp biến mà chúng
biểu diễn chỉ khác nhau 1 biến
Bìa 2 biến
VD: F(A,B)=
0
0
1
1
B
A
F
0
0
1
1
B
A
F
Bìa 3 biến
VD: F(A,B,C)=
00
0
1
01
BC
A
F
11
10
00
0
1
01
BC
A
F
11
10
Bìa 4 biến
VD: F(A,B,C,D)=
00
01
CD
AB
F
11
10
00
01
11
10
00
01
CD
AB
F
11
10
00
01
11
10
1.4. Tối thiểu hóa hàm logic
Phương pháp đại số
Đây là phương pháp rút gọn hàm Boole bằng cách sử dụng các định luật biến đổi trong đại số Boole.
VD: Hãy rút gọn hàm sau: F =
VD3: Tối thiểu hóa biểu thức:
Bài Tập: Rút gọn biểu thức
CMR: Nếu A = BC + BC thì
A + AB = 0
b. AB = AC
Rút gọn Bìa Karnaugh
* Nguyên tắc
Liên kết đôi: Khi liên kết OR (2 ô 1) kề cận với
nhau trên bìa K, ta sẽ được 1 tích số mất đi 1
biến so với tích chuẩn (Biến mất đi là biến khác
nhau giữa 2 liên kết). Hoặc khi liên kết (AND) (2
ô 0) kề cận với nhau trên bìa K, ta sẽ được 1 tổng
mất đi 1 biến so với tổng chuẩn (Biến mất đi là
biến khác nhau giữa 2 liên kết
00
0
1
01
BC
A
F
11
10
F = AC: A=0; C=1
00
0
1
01
BC
A
F
11
10
F = B+C: A=1; C=0
Rút gọn Bìa Karnaugh
* Nguyên tắc
Liên kết 4: Tương tự như liên kết đôi khi ta liên
kết 4 ô kề cận nhau ta sẽ loại được 2 biến (2 biến
bị loại là 2 biến khác nhau giữa 4 tổ hợp)
00
01
BC
A
F
11
10
0
1
F = C
00
01
BC
A
F
11
10
0
1
F = A
Rút gọn Bìa Karnaugh
* Nguyên tắc
Liên kết 8: Tương tự như liên kết đôi khi ta liên
kết 8 ô kề cận nhau ta sẽ loại được 3 biến (3 biến
bị loại là 3 biến khác nhau giữa 8 tổ hợp)
00
01
CD
AB
F
11
10
00
01
11
10
F = B
00
01
CD
AB
F
11
10
00
01
11
10
F = C
VD: Tối thiểu hàm sau bằng bảng Karnaugh
CD
AB
F
00
01
11
10
00
01
11
10
1
1
1
1
1
1
1
F= Nhóm 1 + Nhóm 2 + Nhóm 3
VD: Tối thiểu hàm sau bằng bảng Karnaugh
CD
AB
F
00
01
11
10
00
01
11
10
1
1
1
1
1
F= Nhóm 1 + Nhóm 2
1
1
1
VD: Tối thiểu hàm sau bằng bảng Karnaugh
CD
AB
F
00
01
11
10
00
01
11
10
1
1
F= Nhóm 1 + Nhóm 2
1
1
VD: Biểu diễn hàm logic 2 biến theo bảng sau bằng bảng Kanaugh ?
X1
X2
F
0
0
1
1
0
0
1
1
Hàm F = 0 tương ứng tổ hợp giá trị 0 0
Hàm F = 1 tương ứng tổ hợp giá trị 0 1
Hàm F= 1 tương ứng tổ hợp giá trị 1 0
Hàm F = 0 tương ứng tổ hợp giá trị 1 1
VD: Biểu diễn hàm logic 3 biến theo bảng sau bằng bảng Kanaugh ?
X1
X2X3
F
1
00
10
0
x
1
1
1
01
11
0
1
0
1
Sự chuyển đổi giữa các cách biểu diễn
Từ bảng chân lý xây dựng biểu thức logic của hàm
Từ bảng chân lý có thể viết biểu thức logic dưới
dạng CTT
Nguyên tắc: Tương ứng với mỗi giá trị 1 ở đầu ra của
hàm trong bảng chân lý là 1 tích các biến đầu vào
trong biểu thức, tại dòng tương ứng trong bảng
chân lý nếu các biến đầu vào nào là 0 thì biến đó
được viết đảo trong tích, nếu biến nào có giá trị 1 thì
giữ nguyên.
Theo nguyên tắc, chúng ta chỉ quan tâm đến các g/trị 1 đầu ra của F
Tại đó chúng có các tích đầu vào trong biểu thức
Từ biểu thức logic của hàm xây dựng bảng chân lý
A. B tương ứng tổ hợp g/trị 11
Chuyển đổi sang bảng Karnaugh
A
BC
F
1
00
10
0
1
0
1
0
01
11
0
0
1
0
Chuyển từ bảng Karnaugh sang biểu thức logic
A
BC
F
1
00
10
0
1
1
0
0
01
11
0
0
0
1
Hàm ra F = 1 tương ứng tổ hợp 101
Hàm ra F = 1 tương ứng tổ hợp 111
Hàm ra F = 1 tương ứng tổ hợp 110
Bài tập:
Hãy rút gọn hàm 3 biến ,bằng phương pháp đại số và bằng bảng Karnaugh ?
Bài tập:Hãy viết hàm logic được cho ở dạng bìa Karnaugh trong các trường hợp sau, dưới dạng đã rút gọn.
CD
AB
F
00
01
11
10
00
01
11
10
1
1
1
1
CD
AB
F
00
01
11
10
00
01
11
10
1
1
1
CD
AB
F
00
01
11
10
00
01
11
10
1
1
1
1
CD
AB
F
00
01
11
10
00
01
11
10
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
Bài tập:Hãy viết hàm logic được cho ở dạng bìa Karnaugh trong các trường hợp sau, dưới dạng đã rút gọn.
CD
AB
F
00
01
11
10
00
01
11
10
1
1
1
1
CD
AB
F
00
01
11
10
00
01
11
10
1
1
1
1
CD
AB
F
00
01
11
10
00
01
11
10
1
1
CD
AB
F
00
01
11
10
00
01
11
10
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
Rút gọn các hàm sau:
Chương 2 : Các cổng logic cơ bản
2.1 Các cổng logic cơ bản
Các cổng logic cơ bản
1. Cổng NOT
Các cổng logic cơ bản
2. Cổng AND
x
y
z
KL: Với cổng AND có nhiều ngõ vào, ngõ ra sẽ là 1 nếu tất cả các ngõ vào đều là 1
Các cổng logic cơ bản
3. Cổng OR
x
y
z
KL: Với cổng OR có nhiều ngõ vào, ngõ ra sẽ là 1 nếu có ít nhất 1 ngõ vào là 1; hoặc ngõ ra sẽ là 0 nếu tất cả các ngõ vào đều là 0
x
y
z=x+y
Các cổng logic cơ bản
4. Cổng NAND
x
y
z
KL: Với cổng NAND có nhiều ngõ vào, ngõ ra sẽ là 0 nếu tất cả các ngõ vào đều là 1
Các cổng logic cơ bản
5. Cổng NOR
x
y
z
KL: Với cổng NOR có nhiều ngõ vào, ngõ ra sẽ là 1 nếu tất cả các ngõ vào đều là 0
Các cổng logic cơ bản
6. Cổng XOR
x
y
z
KL: Với cổng XOR có 2 ngõ vào, ngõ ra sẽ là 1 nếu 2 ngõ vào là khác nhau.
Với cổng XOR có nhiều ngõ vào, ngõ ra sẽ là 1 nếu tổng số bit 1 ở ngõ vào là số lẻ
Các cổng logic cơ bản
7. Cổng XNOR
x
y
z
KL: Với cổng XNOR có 2 ngõ vào, ngõ ra sẽ là 1 nếu 2 ngõ vào là giống nhau.
Với cổng XNOR có nhiều ngõ vào, ngõ ra sẽ là 1 nếu tổng số bit 1 ở ngõ vào là số chẵn
Thực hiện hàm BOOLE bằng cổng logic
1. Cấu trúc cổng AND - OR
Cấu trúc AND - OR là sơ đồ logic thực hiện cho hàm BOOLE biểu diễn theo dạng tổng các tích.
VD: F(A,B,C,D)=ABD + CD
A
B
C
D
F
Thực hiện hàm BOOLE bằng cổng logic
2. Cấu trúc cổng OR - AND
Cấu trúc OR - AND là sơ đồ logic thực hiện cho hàm BOOLE biểu diễn theo dạng tích các tổng.
VD: F(A,B,C,D)=(A + D) (B + C + D)
A
B
C
D
F
Thực hiện hàm BOOLE bằng cổng logic
3. Cấu trúc toàn cổng NAND
Cấu trúc NAND là sơ đồ logic thực hiện cho hàm BOOLE mà biểu thức có dạng bù của 1 số hạng tích.
- Dùng định lý De-Morgan để biến đổi số hạng tổng thành tích
- Cổng NOT cũng được thay thế bằng cổng NAND nối chung 2 ngõ vào.
VD:
BT:
Thực hiện hàm BOOLE bằng cổng logic
4. Cấu trúc toàn cổng NOR
Cấu trúc NAND là sơ đồ logic thực hiện cho hàm BOOLE mà biểu thức có dạng bù của 1 số hạng tổng.

Bài tập:
Cho các tín hiệu A, B đưa vào mạch OR như sau
Hãy xác định tín hiệu ra
X của mạch OR?
A
B
Bài tập:
Cho các tín hiệu A, B đưa vào mạch AND như sau
Hãy xác định tín hiệu ra
X của mạch AND ?
A
B
A
Dành cho Sinh viên luyện tập
Vẽ sơ đồ mạch logic thực hiện hàm
f(X1, X2) = X1 . X2 + X1 + X2
Vẽ sơ đồ mạch logic thực hiện hàm
f(X1, X2, , X3, , X4) = (X1 + X2 ). (X3 + X4)
Hãy CM các đẳng thức sau:
A + A B = A + B
2. Cho 2 mạch logic sau
CMR F1 = F2

b. X1 F2 = X2
X2 F1 = X1

2.2 Thiết kế và phân tích mạch tổ hợp
1. Nội dung bài toán
Giả thiết: Cho sơ đồ của hệ logic tổ hợp
b. Kết luận: Tìm hiểu nguyên lý hoạt động của hệ logic đã cho
2. Các bước thực hiện
Nhận dạng các phần tử có trong sơ đồ
b. Viết biểu thức quan hệ giữa hàm ra với biến vào của từng phần tử
c. Tìm hiểu nguyên lý hoạt động của hàm ra & biến vào
Lập bảng Giá trị của sơ đồ
Vẽ đồ thị thời gian
- Kết luận nhiệm vụ của hệ logic đã cho
2.2.1. Phân tích mạch tổ hợp
1. Nội dung bài toán
Giả thiết: Cho hệ logic tổ hợp ở 1 trong các dạng sau
Bảng Giá trị
Biểu thức đại số
Bảng Karnaugh
- Mô tả thông qua các mệnh đề.
b. Kết luận: Đưa ra sơ đồ logic
2. Các bước thực hiện
2.2.2. Thiết kế mạch tổ hợp
Tối thiểu hàm, các hàm đã cho
Chọn phần tử vẽ sơ đồ
VD1: Xác định hàm ra của mạch logic sau:
X
VD 2: Hãy thiết kế mạch logic có 3 đầu vào A, B, C đầu ra F. Hoạt động của mạch này như sau:
Đầu ra F = 1 khi có 2 hoặc 3 đầu vào bằng 1
Đầu ra F = 0 trong các trường hợp còn lại.
Các bước thiết kế:
B1: từ nhiệm vụ của mạch chúng ta thiết lập được bảng chân lý của mạch yêu cầu như sau
B3: Tối thiểu hóa hàm ra F bằng phương pháp bảng Karnaugh
A
BC
F
00
01
11
10
0
1
1
1
1
1
F= AB + BC + AC
B4: Vẽ sơ đồ logic của mạch
VD 3: Hãy thiết kế mạch logic có 3 đầu vào P, Q, R đầu ra S. Hoạt động của mạch này như sau:
Đầu ra S = 1 khi P=0 hoặc khi Q = R = 1
Đầu ra S = 0 trong các trường hợp còn lại.
Các bước thiết kế:
B1: từ nhiệm vụ của mạch chúng ta thiết lập được bảng chân lý của mạch yêu cầu như sau
B2: Từ bảng chân lý ta xác định được hàm ra F như sau :
B3: Tối thiểu hóa hàm ra F bằng phương pháp bảng Karnaugh
P
QR
F
00
01
11
10
0
1
1
1
1
1
1
B4: Vẽ sơ đồ logic của mạch
2.3. Các mạch tổ hợp thường gặp
2.3.1. Bộ cộng nhị phân
HÃY QUAN SÁT

1. Hãy thực hiện chuyển đổi số sau từ hệ thập phân sang hệ nhị phân.
(11)10 = ( )2
(7)10 = ( )2

2. Nêu các quy tắc cộng 2 số nhị phân 1 bít
CÂU TRẢ LỜI
(11)10 = (1011)2
(7)10 = (0111)2

Quy tắc cộng 2 số nhị phân 1 bít
0 + 0 = 1 1+ 0 = 1
0 + 1 = 0 1+ 1 = 0 nhớ 1
VD: A = 1010 ; B = 1111. Hãy tính C= A+B
C = A + B =
1 0 1 0
1 1 1 1
1
0
1
1
0
1
1
10
15
25
Chức năng chung của các bộ cộng là thực
hiện các phép cộng nhị phân
bài 1. Bộ cộng nhị phân
1) Xây dựng sơ đồ khối bộ nửa tổng
a. Khái niệm bộ cộng
b. Bảng chân lý
c. Hàm giá trị
d. Sơ đồ logic
Thực chất việc cộng các số nhị phân nhiều bít
chính là việc cộng các cặp bít tương ứng trong các
cột thuộc các số nhị phân. Nói cách khác việc
cộng các số nhị phân nhiều bít có thể quy về việc
cộng các số nhị phân 1 bít. Tuy nhiên khi cộng một
cặp bít chúng ta phải cộng thêm cả bít nhớ (nếu
có) từ việc cộng cặp bít trong cột trước đó.
2) Bộ cộng nhị phân 1 bít
a. Khái niệm
Ai; Bi : Là các bít nhị phân cần cộng với nhau (chúng tương ứng thuộc cột thứ i của 2 số nhị phân A, B)
Ci-1: Là bít nhớ từ phép cộng các bít trong cột i-1 của 2 số A, B
Ci: Là bít nhớ của chính phép cộng các bít trong cột i, nhớ sang cột tiếp theo i+1
Si: Là bít kết quả
b. Xây dựng mạch logic thực hiện phép cộng các số nhị phân 1 bít
c. Bảng chân lý của mạch cộng nhị phân 1 bít
Rút gọn Si và Ci
Ai
BiCi-1
Si
00
01
11
10
0
1
1
1
1
1
d. Hàm giá trị
Ai
BiCi-1
Ci
00
01
11
10
0
1
1
1
1
1
Sơ đồ mạch logic cần thiết kế
Ai. Bi
???
???
???
???
Đáp án
Ai. Bi
S

Bộ nửa tổng
1

C

S
Bộ nửa tổng
2

C

e. Sơ đồ mạch cần thiết kế
Ứng dụng bộ tổng đầy đủ trong đơn vị ALU của
CPU máy vi tính.

Ứng dụng bộ tổng đầy đủ 1 bít để xây dựng Bộ
tổng nhiều bít trong máy tính.

Sử dụng bộ tổng đầy đủ để xây dựng bộ biến đổi
mã BCD_nhị phân.
3) ứng dụng

Bộ chuyển
Đổi AD
Bộ chuyển
Đổi AD
Mạch tổng
Đầy đủ
4 bít
Song song
Bộ chuyển
Đổi DA
11
+
7
=
18
TỔNG KẾT BÀI
Bộ tổng đầy đủ: Thực hiện cộng 2 số nhị phân một bít có nhớ ở đầu vào.
Ci
Si
Ai
Bi
Ci-1
Bán tổng 2
Bán tổng 1
Bộ tổng đầy đủ
c. Bộ cộng song song 4 bít
Dựa trên bộ cộng 1 bít chúng ta có thể xây
dựng các bộ cộng 4 bít, tương ứng đê cộng các số
nhị phân 4 bit
Sử dụng 4 bộ cộng nhị phân 1 bít để cộng các
cặp bít tương ứng các cột của các số nhị phân 4 bít
cần cộng. Tất nhiên đầu ra nhớ từ cột này phải
được đưa vào đầu vào nhớ cột tiếp theo.
Sơ đồ mạch cộng nhị phân 4 bít
Cộng 1
bít
(0)

Cộng 1
bít
(3)

Cộng 1
bít
(2)

Cộng 1
bít
(1)
B3
B1
B2
B0
Nhận xét: Ta thấy bộ cộng trên khi thực hiện cộng phải tiến hành lần lượt từ phải qua trái, giống như thực hiện phép toán bằng tay. Chúng ta mất 4 xung nhịp tương ứng cho việc cộng lần lượt các cột. Nên tốc độ cộng sẽ chậm. Khắc phục nhược điểm này người ta sử dụng bộ cộng nhớ nhanh
IC thực hiện phép cộng 4 bít nhị phân song song là IC 74LS83
Bộ cộng 4 bít
74LS83
Ai,Bi: Các bít
cần cộng
Si: Các bít tổng
Co, C4: Bít nhớ đầu vào
và đầu ra của IC
IC thực hiện phép cộng 8 bít nhị phân song song là 2 IC 74LS83 ghép với nhau
Bộ cộng 4 bít
74LS83
C0 C4
Kiểm tra nhận thức
Sơ đồ mạch logic sau đây có tương đương với bộ bán tổng không? Chứng minh
Hình 1
A
B
C
S






Ta có:
A
B
A.B
C=A.B
A+B
Câu trả lời
2.3.2. Bộ Trừ
a .Bộ trừ
Chức năng chung của các bộ trừ là thực hiện các phép trừ nhị phân
VD: A = 1111 ; B = 1010. Hãy tính C= A - B
C = A - B =
1 1 1 1
0
1
1
0
15
10
05
1 0 1 0
VD: A = 1111 ; B = 1010. Hãy tính C= A - B
C = A - B =
1 1 0 0
0
1
1
1
12
05
07
0 1 0 1
1
1
1
Bộ nửa hiệu
a. Bảng chân lý
b. Hàm giá trị
c. Sơ đồ logic
* Bộ Trừ nhị phân 1 bít
Thực chất việc trừ các số nhị phân nhiều bít
chính là việc trừ các cặp bít tương ứng trong các
cột thuộc các số nhị phân. Nói cách khác việc
Trừ các số nhị phân nhiều bít có thể quy về việc
trừ các số nhị phân 1 bít. Tuy nhiên khi trừ một
cặp bít chúng ta phải trừ thêm cả bít nhớ (nếu
có) từ việc trừ cặp bít trong cột trước đó.
Mạch logic thực hiện phép trừ các số nhị phân 1 bít
Ai; Bi : Là các bít nhị phân cần trừ với nhau (chúng tương ứng thuộc cột thứ i của 2 số nhị phân A, B)
Ci-1: Là bít nhớ từ phép cộng các bít trong cột i-1 của 2 số A, B
Ci: Là bít nhớ của chính phép cộng các bít trong cột i , nhớ sang cột tiếp theo i+1
Hi: Là bít kết quả
Bảng chân lý của mạch trừ nhị phân 1 bít
Rút gọn Hi và Ci
Ai
BiCi-1
Si
00
01
11
10
0
1
Ai
BiCi-1
Ci
00
01
11
10
0
1
1
1
1
1
1
1
1
1
Sơ đồ mạch logic cần thiết kế

Bộ nửa hiệu
1

Bộ nửa hiệu
2
két sắt điện tử
Bộ kiểm tra so sánh là một mạch tổ hợp có khả năng thực hiện chức năng so sánh hai số nhị phân để chỉ ra mối quan hệ giữa chúng.
G?i: F1=1 Là hàm tín hiệu ra khi a = b
F2=1 Là hàm tín hiệu ra khi a < b
F3=1 Là hàm tín hiệu ra khi a > b
Ta lập bảng chân lý như sau:
1. Khái niệm
Mối quan hệ giữa hai số nhị phân A và B mà mạch có thể chỉ ra được là A = B hoặc A < B hay A > B.
2. Bộ so sánh hai số nhị phân 1 bit
Giả thiết có hai số nhị phân 1 bit là a và b
2.3.3. Bộ so sánh
a. Bộ so sánh 2 số nhị phân 1 bít
F1: Báo hiệu A = B
F2 : Báo hiệu A< B
F3: Báo hiệu A>B
A
B
F1
F2
F3
Sơ đồ logic
b. Bộ so sánh 2 số nhị phân nhiều bít
Bộ so sánh
8?3
(A < B) = F1
(A =B) = F2
(A > B) = F3
b. Bộ so sánh 2 số nhị phân n bít
Có 2 số nhị phân n bít (AnAn-1.A1)(BnBn-1.B1), chúng ta phải thực hiện các phép so sánh trên từng cặp bít lấy từ 2 số từ phải qua trái.
Đầu tiên so sánh An với Bn. Nếu An > Bn hoặc (An < Bn) thì quyết định ngay A > B hoặc (A < B). Nhưng nếu An= Bn thì chưa KL được gì và phải tiếp tục so sánh tới cặp bít An-1 và Bn-1. Quá trình tiến hành tương tự cho đến khi gặp 1 cặp bít Ai&Bi sao cho Ai > Bi hoặc Ai < Bi lúc đó ta KL A>B hoặc ASo sánh trực tiếp
F1 = (A(a3(a3=b3)(a2=b2)(a1F2 = (A=B)
( (a3=b3)(a2=b2)(a1=b1)(a0=b0)
F3 = (A>B)
(a3b2)
(a3=b3)(a2=b2)(a1>b1) + (a3=b3)(a2=b2)(a1=b1)(a0>b0)
F1= Aa3 < b3
a3 = b3
a2 = b2
a1 = b1
a0 = b0
F2= A = B
a2 = b2
F3= A>B
a3 = b3
a1 = b1
a0 > b0
a3 = b3
a2 = b2
a1 > b1
a3 = b3
a3 > b3
a2 > b2
d. Xây dựng sơ đồ gián tiếp qua các bộ so sánh 1 bit
- F1 = 1 khi A = B
- F2 = 1 khi A < B
- F3 = 1 khi A > B
Ta gọi F1, F2, F3: Là các hàm tín hiệu đầu ra của bộ so sánh
F11 =1 Là hàm tín hiệu ra khi a1 = b1
F21 =1 Là hàm tín hiệu ra khi a2 = b2
F31 =1 Là hàm tín hiệu ra khi a3 = b3
F12 =1 Là hàm tín hiệu ra khi a1 < b1
F22 =1 Là hàm tín hiệu ra khi a2 < b2
F32 =1 Là hàm tín hiệu ra khi a3 < b3
F13 =1 Là hàm tín hiệu ra khi a1 > b1
F23 =1 Là hàm tín hiệu ra khi a2 > b2
F33 =1 Là hàm tín hiệu ra khi a3 > b3
Ta có các tín hiệu vào từ các bộ so sánh 1 bit như sau:
Căn cứ trên biện luận ta có:
F1 = F31 F21 F11
F2 = F32 + F31 F22 + F31 F21 F12
F3 = F33 + F31 F23 + F31 F21 F13
Đưa ra hàm
Sơ đồ mạch
Bài tập vận dụng
Như ví dụ đã minh hoạ đầu tiên, các em cho biết để thiết kế được mạch khoá điện tử trên két với mã khoá là 4 chữ số thập phân thì:
1. Ta cần sử dụng bộ kiểm tra so sánh bao nhiêu bit? Tại sao?
Bộ kiểm tra so sánh 3 bit
Bộ kiểm tra so sánh 4 bit
Bộ kiểm tra so sánh 5 bit
2. Ta cần sử dụng bao nhiêu bộ kiểm tra so sánh? Tại sao?
3 bộ kiểm tra so sánh
4 bộ kiểm tra so sánh
5 bộ kiểm tra so sánh
Bộ kiểm tra so sánh 4 bit
4 bộ kiểm tra so sánh
F1x: tín hiệu so sánh bằng của bộ kiển tra so sánh
F11, F12, F13, F14: Tín hiệu ra tại các bộ so sánh 1, 2, 3, 4
Fmở khoá
Tổng kết bài
Bài toán đặt ra
Xác định số bit
Biện luận các trường hợp
Đưa ra hàm
Bài tập về nhà
Ôn tập
Đọc trước bài Bộ dồn kênh (chuẩn bị cho buổi sau)
Bài 3. Bộ dồn kênh (Multiplexer - MUX)
1. Xây dựng sơ đồ khối
a) Khái niệm
- Vi mạch hoạt động khi đầu vào cho phép E ở mức

tích cực. Giả sử mức tích cực là mức cao thì E=1

mạch hoạt động, E=0 mạch không hoạt động.

Khi MUX làm việc: Nếu các đầu vào lựa chọn

Sn-1 .S1 S0 biểu diễn số thập phân i nào đó thì

kênh Xi sẽ được đưara ở đầu ra Y.
c) Nguyên tắc hoạt động
Sơ đồ tổng quát
MUX
.
.
.
Xo
X1
X2
So
S1
Y
E
X.: Các tín hiệu vào
E: Tín hiệu chọn
S.: Các tín hiệu vào lựa chọn
Y: Đầu ra
Bảng chân lý tổng quát
VD: Thiết kế mạch MUX có 2 đầu vào dữ liệu Io,I1 một đầu vào chọn S, đầu ra Z.
Ta có bảng chân lý như sau
Sơ đồ mạch MUX 2 đầu vào
VD: Thiết kế mạch MUX có 4 đầu vào dữ liệu
X0, X1, X2 , X3 hai đầu vào chọn S0, S1, đầu ra Y.
XO
X1
X2
X3
Y
S1
S0
E
0
0
* CHO E=1
+ S1=0,S2=0
+ S1=0,S2=1
1
+ S1=1,S2=0
0
1
+ S1=1,S2=1
1
1
b. Nguyên tắc hoạt động
c) Bảng chân lý
Quy ước
Để chọn được từng đầu vào riêng biệt dùng 2 đường địa chỉ điều khiển chọn là S1, S2
Giả sử bộ dồn kênh được làm việc khi E=1 và bị khóa khi E=0
d) Phương trình logic
e) Sơ đồ mạch logic
3. ứng dụng của MUX
* Định tuyến luồng dữ liệu
* Sử dụng để chuyển đổi tín hiệu song song thành nối tiếp
* Tạo các hàm logic
Giả sử chúng ta thiết lập các giá trị cố định cho các
đầu vào dữ liệu thì chúng ta có thể thiết lập được các
hàm đầu ra
ứng dụng của MUX
DEMUX
MUX
Đường truyền dẫn
Các
Kênh
ra
Các
Kênh
vào
Tổng kết
Kiểm tra nhận thức
Câu hỏi kiểm tra
Câu 1: Bộ dồn kênh 8 đầu vào dữ liệu cần
bao nhiều đầu vào lựa chọn
A.2 B.3 C.4 D.8
Câu2: Thiết kế bộ dồn kênh 8 đầu vào dữ
liệu cần bao nhiều cổng NOT và AND
A.2-4 B.3-4 C.2-8 D.3-8
đáp án
Câu 1: Bộ dồn kênh 8 đầu vào dữ liệu cần
bao nhiều đầu vào lựa chọn
B.3
Câu2: Thiết kế bộ dồn kênh 8 đầu vào dữ
liệu cần bao nhiều cổng NOT và AND
D.3-8
Kiểm tra nhận thức
Bài tập về nhà
Hãy thiết kế bộ dồn kênh 8 đầu vào dữ liệu?
IC 74HC151 là IC MUX 8 đầu vào dữ liệu
Bảng chân lý IC 74HC151
ứng dụng của các MUX
Định tuyến luồng dữ liệu
MUX
Các kênh vào
Các kênh ra
Các tín hiệu chọn kênh
Tạo các hàm logic
Giả sử chúng ta thiết lập các giá trị cố
định cho các đầu vào dữ liệu thì chúng ta có
thể thiết lập được các hàm đầu ra
Thì I1=1; I2 = 1; I7 = 1;
I0 = I3 = I4 = I5 = I6 = 0
Sơ đồ thực hiện hàm Z mong muốn dựa vào IC 74HC151
2.3.5. Bộ phân kênh ( DE MUX)

Là mạch logic có 1 đầu vào và có đầu ra, tại 1

thời điểm đầu vào dữ liệu được đưa ra một đầu ra

nào đó phụ thuộc vào n tín hiệu đầu vào chọn
Sơ đồ tổng quát
DEMUX
.
.
.
X
So
S1
Y0
E
X: Đầu vào
E: Tín hiệu chọn
S.: Các tín hiệu vào lựa chọn
Yi: Đầu ra
Y1
Bảng chân lý tổng quát
Vi m?ch s? du?c ho?t d?ng khi tín hiệu chọn mạch E ở mức tích cực
Khi DEMUX làm việc, các đầu vào nhị phân Sn-1.S1S0 biểu diễn một số thập phân i nào đó, lúc đó đầu vào X của DEMUX sẽ được đưa ra tại đầu ra dữ liệu duy nhất Yi
Biểu thức logic của các đầu ra Yi, theo đầu vào dữ liệu X và các đầu vào chọn Si như sau
VD: Thiết kế mạch DEMUX có 2 đầu ra dữ liệu Y0, Y1 và một đầu vào dữ liệu X, một đầu chọn S
* Ta có bảng Chân lý của mạch cần thiết kế như sau:
* Biểu thức đầu ra Y0, Y1 như sau
* Sơ đồ mạch DEMUX 2 đầu ra như sau
ứng dụng bộ phân kênh
Dùng để phân kênh tín hiệu đồng hồ
Trong trường hợp này các mạch phân kênh được sử dụng để đưa một tín hiệu đồng hồ lần lượt ra các kênh đầu ra để đồng bộ thông tin các kênh
Dùng để phân kênh trong hệ thống truyền dữ liệu đồng bộ
Trong H/thống truyền tin đồng bộ thường ở phía phát các kênh tín hiệu được dồn lại sau đó được phát ra kênh truyền dẫn, nhiệm vụ ở phía thu là phải tách các kênh thông tin riêng lẻ khi nhận được 1 luồng dữ liệu duy nhất từ kênh truyền dẫn. Để làm được việc này ở phía thu phải có bộ phân kênh
DEMUX
MUX
Đường truyền dẫn
Các
Kênh
ra
Các
Kênh
vào
2.3.7.Các mạch chuyển mã
2.3.7.1 Các bộ mã hóa
Bộ chuyển đổi mã là mạch logic nhận một loại mã ở đầu vào, biển đổi để đưa ra loại mã theo yêu cầu ở đầu ra. Các bộ chuyển đổi mã lại có thể được chia làm 2 loại đó là bộ mã hóa và bộ giải mã
Mã hóa là quá trình dùng văn hay ký hiệu để biểu thị 1 đối tượng.
Nếu dùng mã nhị phân để biểu thị đối tượng ? Quá trình mã hóa nhị phân. 1 ký tự nhị phân có 2 gtrị 0&1, tương ứng với việc biểu diễn 2 tín hiệu. Hay nếu dùng n ký tự nhị phân(n số nguyên)sẽ biểu diễn được tín hiệu khác nhau
Sơ đồ tổng quát bộ mã hóa
VD: B? mã hóa nhị phân
Giả sử: N=8=
8 đầu vào của bộ mã hóa xuất hiện ký tự Y0, Y1, Y2,
Y3, Y4, Y5, Y6, Y7 ?cần 3 bít để biểu diễn 8 tín hiệu
vào này ? Đầu ra tương ứng A, B, C.
Vậy bộ mã hóa thực hiện quá trình biến đổi 1 trong
8 đường thành 3 đường.
Bảng chân lý
Đáp án:
Cấu trúc bộ mã hóa
VD: B? mã hóa Thập phân - nhị phân
Là mạch điện chuyển 1 ký tự thập phân tại
đầu vào 0, 1, 2.9 thành 1 từ mã biểu diễn số nhị
phân tương ứng trong hệ nhị phân tại đầu ra.
Sử dụng 4 bít nhị phân A, B, C, D để biểu diễn
các ký tự 0 ?9
Bảng chân lý
Đáp án:
Đã chứng minh:
Nếu chọn các phương pháp mã hóa khác nhau ? Cấu trúc của sơ đồ logic sẽ rất khác nhau
Trong tất cả Các phương pháp mã hóa có thể có 1 phương pháp cho cấu trúc đơn giản nhất ? Phương pháp mã hóa tối ưu
- Việc chọn ra phương pháp tối ưu là phức tạp
2.3.7.2 Các bộ giải mã
Mạch này có nhiệm vụ biến đổi mã nhận được thành mã ban đầu.
Bộ giải mã
(CODER)
Sơ đồ tổng quát bộ mã hóa
1. Thiết kế bộ giải mã BCD sang thập phân
a) Sơ đồ khối
CD
AB
0
00
01
11
10
00
01
11
10
1
0
CD
AB
1
00
01
11
10
00
01
11
10
CD
AB
2
00
01
11
10
00
01
11
10
CD
AB
3
00
01
11
10
00
01
11
10
0
0
0
0
0
0
0
0
1
0
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
0
0
0
0
0
0
0
0
0
x
x
x
x
x
x
x
x
x
x
x
x
x
x
x
x
x
x
CD
AB
4
00
01
11
10
00
01
11
10
CD
AB
5
00
01
11
10
00
01
11
10
CD
AB
6
00
01
11
10
00
01
11
10
CD
AB
7
00
01
11
10
00
01
11
10
0
1
0
0
0
0
0
0
0
0
x
x
x
x
x
x
0
1
0
0
0
0
0
0
0
0
x
x
x
x
x
x
CD
AB
8
00
01
11
10
00
01
11
10
CD
AB
9
00
01
11
10
00
01
11
10
2. Thiết kế bộ giải mã BCD sang 7 thanh
a) Sơ đồ khối
b) Bảng giá trị
CD
AB
a
00
01
11
10
00
01
11
10
CD
AB
c
00
01
11
10
00
01
11
10
CD
AB
b
00
01
11
10
00
01
11
10
CD
AB
d
00
01
11
10
00
01
11
10
CD
AB
e
00
01
11
10
00
01
11
10
1
0
CD
AB
g
00
01
11
10
00
01
11
10
CD
AB
f
00
01
11
10
00
01
11
10
0
1
1
0
0
0
1
0
0
1
0
0
1
1
1
0
1
1
1
1
0
0
1
0
1
1
1
1
1
x
x
x
x
x
x
x
x
x
x
x
x
x
x
x
x
x
x
Các em tự vẽ sơ đồ logic
2.3.6. Mạch tạo và kiểm tra chẵn lẻ
Trong các hệ thống thông tin, phía thu đôi khi nhận được các thông tin bị sai (so với phía phát) do nhiều nguyên nhân. Do vậy hệ thống phải có hệ thống phát hiện và sửa lỗi. Một trong cơ chế đơn giản nhất là phương pháp sử dụng các mã chẵn lẻ (mã PARITY).
Phương pháp: ở phía phát mỗi khi phát đi 1 nhóm bít nào đó sẽ phát kèm theo 1 bít PARITY (bít chẵn lẻ)có thể là bít 0 hoặc 1 để đảm bảo tính chẵn hay lẻ của số bít 1 trong nhóm (tính cả bít PARITY)
Số bít 1 trong nhóm là chẵn hay lẻ là do quy ước tạo mã PARITY chẵn hay lẻ
VD: ở phía phát sẽ phát kèm bít PARITY theo các nhóm 7 bít (giả sử sử dụng mã PARITY chẵn)
Muốn phát 7 bít 1111100 thì bít PARITY kèm theo là phải là 1 và nhóm 8 bít phát đi là 11111100
Như vậy số bít 1 là 6 (thỏa mãn PARITY) chẵn
Hay muốn phát 7 bít 1110001 thì bít PARITY kèm theo là bít 0 và nhóm 8 bít phát đi là 01110001
Tương tự trong trường hợp mã PARITY lẻ thì bít PARITY được kèm theo nhóm bít cần mã hóa là 0, 1 để đảm bảo số bít 1 là lẻ
VD: Khi phát nhóm bít 01110001 thì số bít 1 là 4 (chẵn) nhưng khi một bít nào đó bị biến đổi VD bít cuối cùng thì nhóm bít này trở thành 01110000 ? Số bít 1 là 3 (lẻ) và với bít bất kỳ nào cũng vậy sẽ làm thay đổi tính chẵn lẻ của mã PARITY.
Như vậy nếu phía thu kiểm tra tính chẵn lẻ của mã nhận được, nếu phát hiện tính chẵn lẻ bị sai thì hệ thống hoàn toàn phát hiện được ra lỗi.
Chú ý: Phía phát và thu phải đồng nhất cùng một loại mã PARITY
Phương pháp này chỉ phát hiện ra lỗi đơn, còn các lỗi kép thì hệ thống không nhận ra lỗi.
Chương 3. Mạch Flip - Flop
3.1. Phần tử nhớ cơ bản
a) Khái niệm
Mạch tổ hợp là mạch tín hiệu ra chỉ phụ thuộc
vào tín hiệu vào. Các phần tử cơ bản xây dựng nên
hệ tổ hợp là các mạch AND, OR, NAND, NOR..
Mạch này không có nhớ. Thực tế đặt ra nhiều nhiệm
vụ mà chỉ các mạch tổ hợp thì không thực hiện
được.
Mạch dãy(mạch tuần tự) là mạch tín hiệu ra phụ
thuộc không những vào tín hiệu vào mà còn phụ
thuộc vào trạng thái trong của mạch, nghĩa là mạch
có lưu trữ, nhớ các trạng thái. Để xây dựng mạch
dãy, ngoài các mạch tổ hợp cơ bản như AND, OR,
NOT.cần phải có các phần tử nhớ. Các mạch này
được gọi là Flip - Flop (FF) Chúng là các phần tử
nhớ đơn bít vì có khả năng nhớ được 1 chữ số nhị
phân
b) Định nghĩa
FF là phần tử có khả năng l�